Laporan Akhir Percobaan 2
Laporan Akhir Percobaan 2
1. Jurnal [kembali]
2. Alat dan Bahan [kembali]
1. Module D’Lorenzo
4. Software Proteus ver minimal 8.17
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Prinsip Kerja T Flip Flop
T Flip Flop sebenarnya bisa diperoleh dari J-K Flip Flop dengan menghubungkan j dan k akan menjadi satu input yaitu T. Pada rangkaian ini, saklar B1 dihubungkan ke set (S), T dihubungkan ke Vcc sehingga memberi logika 1 ke input (T=1), B0 dihubungkan ke reset (R), dan B2 diabaikan karena don’t care.
Dengan B0=0, maka input reset dalam keadaan aktif, artinya keluaran Q akan dipaksa menjadi 0 secara asinkron, tanpa menunggu pulsa clock.
Secara umum:
Jika T=0, maka setiap tepi clock flip flop tidak berubah (hold).
Jika T=1, maka pada setiap falling edge clock, keluaran Q akan toggle.
Tetapi pada kondisi khusus percobaan ini, karena reset aktif (B0=0), maka output Q dipaksa 0 meskipun T=1.
Pada kondisi PRE=0 dan CLR=1, input preset aktif sehingga flip-flop dipaksa masuk ke keadaan set. Akibatnya keluaran Q=1 dan Q̅=0. Sama seperti clear, perubahan ini terjadi secara asinkron tanpa menunggu clock, dan nilai T tidak memengaruhi keluaran.
Pada kondisi PRE=0 dan CLR=0, kedua input aktif bersamaan. Keadaan ini bersifat tidak valid (forbidden) karena flip-flop menerima perintah set dan reset sekaligus. Akibatnya keluaran tidak dapat dipastikan (metastabil) dan tidak boleh digunakan dalam rancangan sistem.
Pada kondisi PRE=1, CLR=1, dan T=1, kedua input asinkron non-aktif sehingga flip-flop bekerja normal sesuai fungsi T. Dengan T=1, flip-flop akan melakukan toggle pada setiap tepi clock, yaitu Q berubah menjadi komplemennya. Perubahan ini sinkron terhadap clock dan dapat diamati pada keluaran Q yang bergantian 0 dan 1 sesuai jumlah pulsa.
Komentar
Posting Komentar