Laporan Akhir Percobaan 1

Laporan Akhir Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video

6. Analisa

7. Link Download

 

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

1. Module D’Lorenzo

2. Jumper

3. Laptop
4. Software Proteus ver minimal 8.17

 3. Rangkaian Simulasi [kembali]

Rangkaian modul

Rangkaian percobaan

4. Prinsip Kerja Rangkaian [kembali]

Prinsip Kerja J-K Flip Flop (falling edge triggered)

J-K Flip Flop akan mengubah keluarannya hanya pada saat falling edge clock, yaitu ketika sinyal clock berubah dari logika 1 ke 0. Pada kondisi ini, kombinasi input J dan K menentukan keadaan Q berikutnya. Jika J=0 dan K=0 maka keluaran tetap (hold), jika J=0 dan K=1 maka Q di-reset menjadi 0, jika J=1 dan K=0 maka Q di-set menjadi 1, sedangkan jika J=1 dan K=1 maka Q akan toggle atau berbalik dari keadaan sebelumnya. ketika rising edge clock, keluaran Q tetap stabil.

Prinsip Kerja D Flip Flop (rising edge triggered)

D Flip Flop bekerja dengan prinsip bahwa keluarannya hanya berubah pada saat rising edge clock, yaitu ketika sinyal clock berubah dari logika 0 ke 1. Pada saat itu, nilai keluaran Q akan langsung mengikuti nilai input D. Jika D=1 maka Q menjadi 1, dan jika D=0 maka Q menjadi 0. Di antara tepi naik clock, keluaran tidak berubah sehingga D Flip Flop berfungsi sebagai penyimpan data sinkron yang hanya memperbarui output ketika terjadi rising edge.

5. Video [kembali]

6. Analisa [kembali]

Analisis Input dan Output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing masing flip-flop!

Jawab : 

Kondisi 1 — S = 1, R = 0

Pada saat S=1 dan R=0 (ingat S/R aktif low), maka jalur reset aktif dan memaksa flip-flop masuk keadaan reset. Akibatnya keluaran Q=0 dan Q̅=1. Pada JK flip-flop, hal ini identik dengan kombinasi J=0, K=1 yang mengaktifkan reset saat tepi clock. Pada D flip-flop, kondisi ini sama dengan D=0, sehingga saat terjadi rising edge clock (B6), keluaran Q mengikuti D dan menjadi 0.

Kondisi 2 — S = 0, R = 1

Ketika S=0 dan R=1, jalur set aktif sedangkan reset tidak bekerja. Hal ini membuat flip-flop masuk keadaan set, sehingga keluaran Q=1 dan Q̅=0. Pada JK flip-flop, kondisi ini setara dengan J=1, K=0 yang menghasilkan keadaan set pada tepi clock. Pada D flip-flop, kasus ini sama dengan D=1, sehingga saat clock naik, keluaran Q dipaksa bernilai 1.

Kondisi 3 — S = 0, R = 0

Jika S=0 dan R=0, berarti kedua input aktif bersamaan. Kondisi ini tidak diperbolehkan pada SR-latch karena menyebabkan keadaan invalid di mana Q dan Q̅ tidak lagi saling komplemen atau bisa berosilasi. Pada JK flip-flop, kondisi invalid ini tidak muncul, karena JK dirancang dengan master–slave untuk menghindarinya, dan jika J=K=1 maka hasilnya justru toggle. Pada D flip-flop, kondisi invalid juga tidak mungkin terjadi karena input D dan output Q selalu saling melengkapi.

Kondisi 4 — J = 0, K = 0

Saat J=0 dan K=0, kedua jalur AND pada JK flip-flop tidak aktif. Hal ini membuat sinyal S dan R hasil gating bernilai 0, sehingga tidak ada perubahan pada latch. Pada tepi clock, flip-flop tetap mempertahankan nilai sebelumnya (hold). Pada D flip-flop, perilaku hold serupa terjadi bila clock tidak aktif; meskipun nilai D berubah, Q hanya mengikuti D pada saat clock naik.

Kondisi 5 — J = 0, K = 1

Dengan J=0 dan K=1, jalur K aktif sehingga flip-flop melakukan reset. Setelah clock datang, keluaran Q=0 dan Q̅=1. Pada D flip-flop, hal ini setara dengan D=0 pada saat rising edge clock, sehingga Q dipaksa menjadi 0.

Kondisi 6 — J = 1, K = 0

Ketika J=1 dan K=0, jalur J aktif dan flip-flop masuk keadaan set. Setelah clock memicu perpindahan, keluaran menjadi Q=1 dan Q̅=0. Pada D flip-flop, kondisi ini sesuai dengan D=1 saat rising edge clock, sehingga Q akan bernilai 1 mengikuti input.

Kondisi 7 — J = 1, K = 1

Jika J=1 dan K=1, maka kedua jalur aktif. Desain internal JK flip-flop mengubah keadaan ini menjadi operasi toggle, yaitu keluaran Q berubah ke komplemennya pada setiap tepi clock. Jadi jika sebelumnya Q=0, maka menjadi 1, dan sebaliknya. Pada D flip-flop, kondisi toggle tidak ada; Q hanya akan mengikuti nilai D pada setiap rising edge clock.

7. Link Download [kembali]

Rangkaian Proteus [klik disini]

Video Rangkaian [klik disini]

Data Sheet IC 74LS112A [klik disini]

Data Sheet IC 7474 [klik disini]